VEST est une primitive cryptographique spécifiquement conçue pour des environnements contraints en mémoire et en énergie tels que des puces RFID et des smartcards, fournissant dans un module simple un chiffrement à flot avec authentification ou non, (avec ou sans propagation d'erreur), une fonction de hachage de nouvelle génération, un hashing pool  sécurisé pour des générateurs de nombres aléatoires, et une manière d'augmenter ou comprimer des clefs de différentes tailles d'une manière sécurisée.  Dans le VEST FPGA et ASIC les algorithmes de chiffrement traitent chacun des tours en un rythme fonctionnant à des fréquences d'horloge très élevées.

La conception de VEST est protégée par un certain nombre de demandes de brevets. En fournissant un chiffrement matériel ou une authentification, VEST ne peut pas être surpassé par une solution de compromis telle que l'AES tout en fournissant le même niveau de sécurité. Nous avons de bonnes raisons de croire que seulement un système de chiffrement exploitant une de nos techniques en instance de brevet  pourrait concurrencer VEST dans FPGA ou ASIC.

VEST est soumis au projet eSTREAM sous le profil II comme conçu pour «applications matériel avec des ressources restreintes telles que le stockage, le nombre de porte, ou la puissance d'énergie, toutes limitées », et est un des systèmes de chiffrement promus à  la deuxième phase du concours après neuf mois d'examen public minutieux.

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